Percobaan 3
RANGKAIAN LOGIKA KOMBINASIONAL
Juli Faer (13115016) Asisten : Theocrysto Manullang (13113004)
RANGKAIAN LOGIKA KOMBINASIONAL
Juli Faer (13115016) Asisten : Theocrysto Manullang (13113004)
Tanggal Percobaan : 12/11/2016 EL15
Praktikum Sistem Digital Laboratorium Teknik Elektro
Institut Teknologi Sumatera
Abstrak
Rangkaian logika kombinasional adalah rangkaian yang keluaran_keluarannya tergantung hanya pada masukan-masukannya, selain itu tidak terdapat loop umpan balik ( feedback loops) dan dideskripsikan dengan menggunakan ekspresi-ekspresi boolen dan/atau table-tabel kebenaran.
Beberapa jenis rangkaian kombinasional yaitu rangkaian multiplekser, rangkaian demultiplekser, rangkaian decoder dan encoder, rangkaian pembanding, penjumlah dan pengurang.
Kata Kunci: rangkaian logika kombinasional, gerbang logika, FPGA, rangkaian BCD, 7-segment.
Rangkaian logika kombinasional adalah rangkaian yang keluaran_keluarannya tergantung hanya pada masukan-masukannya, selain itu tidak terdapat loop umpan balik ( feedback loops) dan dideskripsikan dengan menggunakan ekspresi-ekspresi boolen dan/atau table-tabel kebenaran.
Beberapa jenis rangkaian kombinasional yaitu rangkaian multiplekser, rangkaian demultiplekser, rangkaian decoder dan encoder, rangkaian pembanding, penjumlah dan pengurang.
Kata Kunci: rangkaian logika kombinasional, gerbang logika, FPGA, rangkaian BCD, 7-segment.
I. PENDAHULUAN
Pada praktikum percobaan 3 ini akan membahas tentang bagaimana rangkaian logika kombinasional akan menghasilkan sinyal keluaran pada board 7-segment. Bagaimana suatu rangkaian logika kombinasional mempengaruhi hasil sinyal keluaran pada board 7-segment. Adapun tujuan-tujuan praktikum ini yaitu:
1. 1.Mendesain rangkaian sederhana untuk melihat pengaruh waktu tunda
2. 2.Mendesain rangkaian kombinasional berupa decoder BCD-to-7-segment untuk diimplementasikan di dalam FPGA
3. 3.Menggunakan simulasi fungsional untuk memverifikasi fungsi rangkaian
4. 4.Menggunakan analisis dan simulasi waktu untuk mengidentifikasi worst case delay path
5. Melakukan pengukuran waktu tunda propagasi pada level rangkaian
6. Mengenal level abstraksi dalam perancangan digital.
Pada praktikum percobaan 3 ini akan membahas tentang bagaimana rangkaian logika kombinasional akan menghasilkan sinyal keluaran pada board 7-segment. Bagaimana suatu rangkaian logika kombinasional mempengaruhi hasil sinyal keluaran pada board 7-segment. Adapun tujuan-tujuan praktikum ini yaitu:
1. 1.Mendesain rangkaian sederhana untuk melihat pengaruh waktu tunda
2. 2.Mendesain rangkaian kombinasional berupa decoder BCD-to-7-segment untuk diimplementasikan di dalam FPGA
3. 3.Menggunakan simulasi fungsional untuk memverifikasi fungsi rangkaian
4. 4.Menggunakan analisis dan simulasi waktu untuk mengidentifikasi worst case delay path
5. Melakukan pengukuran waktu tunda propagasi pada level rangkaian
6. Mengenal level abstraksi dalam perancangan digital.
II. LANDASAN TEORI
2.1. IMPLEMENTASI FPGA DAN WAKTU TUNDA
Dalam teknologi Altera Cyclone yang kita gunakan, fungsi logika diuraikan oleh software implementasi kedalam bentuk subfungsi 4-masukan. Setiap subfungsi kemudian diimplementasikan oleh tabel kebenaran yang bekerja seperti multiplexer dan dibuat dengan memprogram SRAM yang mendefinisikan fungsionalitas dari FPGA. Setiap table kebenaran memiliki waktu tunda yang berkontribusi ke waktu tunda keseluruhan. Sedangkan untuk membedakan antara rangkaian kombinasional dan sekuensial, dalam subfungsi juga diberikan sebuah D flip-flop seperti yang terlihat pada Gambar 1 .
Gambar 1. Bentuk subfungsi yang merepresentasikan logika pada FPGA
Penguraian kedalam subfungsi yang dikombinasikan dengan routing interkoneksi menghasilkan ketidakpastian dalam delay propagasi dari masukan ke keluaran dalam implementasi rangkaian. Suatu persamaan logika dengan 2 variabel mungkin saja memiliki waktu tunda yang sama dengan yang menggunakan 4 variabel karena bentuk subfungsi
FPGA.
Perancang yang berpengalaman mungkin bisa menggunakan pengaturan tertentu untuk menspesifikasikan waktu tunda maksimum yang dapat diterima. Apapun masalahnya, sangat berguna bagi kita untuk mengetahui berapa waktu tunda dari rangkaian kita. Karena hamper semua rangkaian kombinasional ditempatkan pada kondisi sekuensial, biasanya kita tertarik pada worst case delay yang bisa terjadi dalam operasi rangkaian dari masukan rangkaiankombinasional ke setiap keluaran rangkaian kombinasional.
Estimasi worst case delay ditentukan dengan menambahkan delay perkiraan maksimum kedalam rangkaian kombinasional termasuk logika dan interkoneksi. Karena ketidakpastian ini, worst case delay hanya bisa ditentukan setelah proses implementasi selesai termasuk penguraian menjadi subfungsi dan routing interkoneksi.
Dalam percobaan ini, kita akan membangun dua rangkaian. Dengan rangkaian pertama kita akan melihat beberapa tipe dari simulasi yang dapat kita gunakan dan melihat kemungkinan efek dari proses penguraian yang mengimplementasikan rangkaian sebenarnya secara fisik. Kemudian dengan rangkaian kedua, selain memverifikasi fungsionalitasnya, kita juga akan mencari worst case delay dari setiap masukan ke setiap keluaran dan akan menggunakan metode simulasi yang hanya dapat diaplikasikan pada rangkaian sederhana untk mencari jalur sebenarnya yang ditempuh dimana delay ditemukan. Dengan Mengetahui jalur dari worst case delay kita kemudian bisa mengukur delay pada setiap titik jalur tersebut di lab. Delay yang terukur ini bukanlah worst case delay tetapi lebih kepada waktu tunda rata-rata.
FPGA.
Perancang yang berpengalaman mungkin bisa menggunakan pengaturan tertentu untuk menspesifikasikan waktu tunda maksimum yang dapat diterima. Apapun masalahnya, sangat berguna bagi kita untuk mengetahui berapa waktu tunda dari rangkaian kita. Karena hamper semua rangkaian kombinasional ditempatkan pada kondisi sekuensial, biasanya kita tertarik pada worst case delay yang bisa terjadi dalam operasi rangkaian dari masukan rangkaiankombinasional ke setiap keluaran rangkaian kombinasional.
Estimasi worst case delay ditentukan dengan menambahkan delay perkiraan maksimum kedalam rangkaian kombinasional termasuk logika dan interkoneksi. Karena ketidakpastian ini, worst case delay hanya bisa ditentukan setelah proses implementasi selesai termasuk penguraian menjadi subfungsi dan routing interkoneksi.
Dalam percobaan ini, kita akan membangun dua rangkaian. Dengan rangkaian pertama kita akan melihat beberapa tipe dari simulasi yang dapat kita gunakan dan melihat kemungkinan efek dari proses penguraian yang mengimplementasikan rangkaian sebenarnya secara fisik. Kemudian dengan rangkaian kedua, selain memverifikasi fungsionalitasnya, kita juga akan mencari worst case delay dari setiap masukan ke setiap keluaran dan akan menggunakan metode simulasi yang hanya dapat diaplikasikan pada rangkaian sederhana untk mencari jalur sebenarnya yang ditempuh dimana delay ditemukan. Dengan Mengetahui jalur dari worst case delay kita kemudian bisa mengukur delay pada setiap titik jalur tersebut di lab. Delay yang terukur ini bukanlah worst case delay tetapi lebih kepada waktu tunda rata-rata.
2.2. BCD-TO-7-SEGMENT CODE CONVERTER
Rangkaian ini digunakan untuk mengkonversikan suatu nilai desimal terkode biner(BCD) ke pola segmen yang sesuai pada display 7-segmen. Karena nilai BCD adalah angka 4-bit pada jangkauan 0-9, bagaimana kita memperlakukan nilai 10-15(don’t care atau tidak) akan
berpengaruh pada desain kita. 7-segmen biasanya diidentifikasi dalam industri menggunakan huruf a-g seperti pada Gambar 2 berikut ini:
Gambar 2. (a) Konvensi penomoran 7-segmen, (b) Pola Display 7-segmen
III. METODOLOGI
3.1. ALAT DAN KOMPONEN
Peralatan yang digunakan yaitu:
Board FPGA tipe DE1
Catu daya + kabel dan konektor tambahan serta kabel downloader
Osiloskop
3.2. Langkah Kerja
3.2.1. PERCOBAAN 3A: MEMBUAT RANGKAIAN SEDERHANA
Dalam percobaan ini, Anda akan membuat 2 project, yang pertama diberi nama sederhana
dan hanya terdiri dari satu skematik, yang kedua akan diberi nama bcd dan memerlukan 2
skematik.
3.1. ALAT DAN KOMPONEN
Peralatan yang digunakan yaitu:
Board FPGA tipe DE1
Catu daya + kabel dan konektor tambahan serta kabel downloader
Osiloskop
3.2. Langkah Kerja
3.2.1. PERCOBAAN 3A: MEMBUAT RANGKAIAN SEDERHANA
Dalam percobaan ini, Anda akan membuat 2 project, yang pertama diberi nama sederhana
dan hanya terdiri dari satu skematik, yang kedua akan diberi nama bcd dan memerlukan 2
skematik.
PROSEDUR PERCOBAAN:
a. Manajemen File
1. Buatlah direktori baru dengan nama Modul3 pada direktori praktimum digital, kemudian di dalamnya buatlah dua direktori baru kembali dengan nama sederhana dan bcd.
b. Pembuatan Project Sederhana
1. Buat proyek Quartus baru dengan nama sederhana pada direktori sederhana
2. Download file clockdiv.vhd dan clockdiv.bdf dari web labdasar. Rangkaian ini akan digunakan untuk memperlambat clock masukan rangkaian sederhana.
3. Buatlah sebuah file diagram skematik baru bernama sederhana.bdf, tambahkan file tersebut ke dalam project dan implementasikan rangkaian pada Gambar 4. Berikan nama kaki masukan sebagai CLK[0]. Berikan nama kaki keluaran yang tersambung ke gerbang NAND (keluaran Y pada Gambar 3) sebagai GPIO[15] dan untuk kaki keluaran yang tersambung dengan inverter dengan nama GPIO[16].
Gambar 4. Rangkaian Gambar 3 dengan modifikasi
c. Kompilasi project dan Simulasi
1. Untuk keperluan I/O pin lakukan seperti pada modul 2.
2. Lakukan compile pada project Anda, jika ada error perbaiki skematik Anda kemudian ulangi langkah sebelumnya. Pada tahap ini mungkin akan terdapat banyak warning karena banyak
port yang tidak kita gunakan tetapi hal ini tidak akan menjadi masalah pada percobaan ini.
3. Pertama kita akan menggunakan simulasi Functional seperti pada percobaan 2. Ikuti langkah-langkah yang telah Anda pelajari pada percobaan 2 untuk melaksanakannya, atur simulasi sehingga sinyal yang dipakai harus dapat merepresentasikan setiap kemungkinan logika!
4. Simpan hasil simulasi Anda untuk dilampirkan pada laporan Anda.
5. Sekarang, ubahlah Simulation Mode menjadi Timing dan jalankan simulasi kembali.
6. Catat hasil percobaan pada BCL Anda..
7. Jawab beberapa pertanyaan berikut pada laporan Anda:
3. Pertama kita akan menggunakan simulasi Functional seperti pada percobaan 2. Ikuti langkah-langkah yang telah Anda pelajari pada percobaan 2 untuk melaksanakannya, atur simulasi sehingga sinyal yang dipakai harus dapat merepresentasikan setiap kemungkinan logika!
4. Simpan hasil simulasi Anda untuk dilampirkan pada laporan Anda.
5. Sekarang, ubahlah Simulation Mode menjadi Timing dan jalankan simulasi kembali.
6. Catat hasil percobaan pada BCL Anda..
7. Jawab beberapa pertanyaan berikut pada laporan Anda:
- i. Apa perbedaan dari kedua mode simulasi tersebut?
- ii. Menurut Anda mode simulasi mana yang akan lebih memodelkan secara akurat kondisi nyata rangkaian yang Anda rancang?
- iii. Apakah Anda mengharapkan hasil sebenarnya lebih baik, buruk,atau sama saja dibandingkan simulasi yang Anda coba dan mengapa demikian?
3.2.2. PERCOBAAN 3B: MEMBUAT RANGKAIAN BCD
a. Pembuatan project BCD.
1. Buatlah project Quartus baru bernama bcd pada direktori bcd
2. Import pin assignment seperti pada percobaan sebelumnya.
3. Buatlah dua file diagram skematik, yang satu bernama bcd_test.bdf dan satunya lagi bernama bcd_7seg.bdf (file yang terakhir ini tidak ditambahkandalam project).
b. Pembuatan skematik
1. Desainlah sebuah rangkaian decoder BCD-to-7-segment seperti yang dispesifikasikan diatas dengan menggunakan persamaan Boolean berbentuk Sum of Product (SOP)/ POS minimal yang sudah Anda kerjakan pada tugas pendahuluan.
2. Bcd_7seg.bdf : Anda akan mengimplementasikan rangkaian decoder BCDto-7-segment pada file Skematik ini. Kemudian Dalam beberapa kasus untuk penyederhanaan rangkaian gunakan gerbang NAND gate (BANDx pada Quartus) misalnya
untuk mengimplementasikan logika tanpa harus menggunakan 3 inverter. Gunakan gerbang logika dan pin input/output sesuai keperluan. Setelah selesai pilih FileCreate/UpdateCreate Symbol for Current File. Langkah ini akan membuat skematik kita bisa digunakan pada skematik lain sebagai blok fungsi.
3. Bcd_test.bdf : dalam skematik ini Anda akan memasukkan rangkaian BCDto-7-segment pada skematik lainnya sebagai blok fungsi dan menghubungkan input kepada switch dan output dengan 7-segment display. Masukkan blok bcd_7seg( terdapat di Symbol ToolboxProject) kemudian sambungkan kaki-kaki pada blok bcd_7seg dengan pin input dan output yang masing-masing dinamakan seperti pada tabel dibawah ini.
Tabel 1. Penamaan Pin Input/Output
Nama Pin Pada kaki bcd_7seg
Nama Pin Input/Output
D3 SW1[3]
D2 SW1[2]
D1 SW1[1]
D0 SW1[0]
A HEX1[0]
B HEX1[1]
C HEX1[2]
D HEX1[3]
E HEX1[4]
F HEX1[5]
G HEX1[6]
c. Pembuatan Netlist dan Simulasi Fungsional
1. Set skematik bcd_test sebagai Top Level entity pada hierarki program. Hal ini bisa dilakukan dengan memilih ProjectSet as Top-Level Entity.
2. Simulasikan rangkaian untuk setiap kombinasi masukan yang mungkin dengan menggunakan jenis masukan Overwrite Clock seperti yang dilakukan pada percobaan sebelumnya.
3. Simpan hasil simulasi Anda untuk dilampirkan pada laporan dan jelaskan apakah decoder Anda sudah berfungsi dengan benar?
d. Simulasi Timing
1. Lakukan simulasi timing pada rangkaian menggunakan bentuk sinyal masukan yang sama seperti pada simulasi fungsional. Pastikansimulasi sudah diset sebagai Timing bukan Fungsional.
2. Compile dahulu project Anda apabila belum dilakukan.
3. Jalankan simulasi dan lihatlah apakah keluaran identik dengan simulasi secara fungsional (kecuali beberapa delay dan glitch).
4. Jangan tutup jendela simulasi Timing karena akan digunakan untuk analisa selanjutnya
e. Simulasi Worst Case Delay
1. Periksa bagian Timing Analyzer Summary dan tpd dari ProcessingCompilation Report, kemudian cari pasangan kaki keluaran masukan yang memiliki delay maksimal/paling besar. Selanjutnya kaki masukan dari delay maksimum ini kita beri nama sebagai MasukanDelay dengan simbol Xi(misalkan Xi=SW1[3]) dan keluarannya akan kita beri nama KeluaranDelay dengan symbol Yj (misalkan Yj = HEX1[0]).
2. Dengan melihat tabel kebenaran dari keluaran Yj carilah semua nilai set dari Xi dimana ketika Xi berubah dari ‘0’’1’ atau ‘1’’0’ Yj akan berubah pula nilainya. Misalkan Xi=SW1[3] dan berdasarkan tabel kebenaran saat masukan SW1[3]=1, SW1[2]=1, SW1[1]=0, SW1[0]=0, Yj bernilai 0, kemudian saat masukan SW1[3]=0, SW1[2]=1, SW1[1]=0, SW1[0]=0, Yj bernilai 1 maka SW1[2], SW1[1], SW1[0] = (1,0,0) adalah nilai set. Ulangi untuk kombinasi lain hingga Anda mendapatkan seluruh nilai set yang ada.
3. Jawab beberapa pertanyaan berikut pada laporan Anda:
Berapa delay maksimum dari decoder?
Apakah nama input dari MasukanDelay yang diberi kode Xi?
Apakah nama output dari KeluaranDelay yang diberi kode Yj?
4. Apa saja nilai masukan yang Anda dapatkan sebagai nilai set pada point nomer 2?
5. Laksanakan kembali timing simulation, kali ini Anda hanya memakai kombinasi nilai input yang mengakibatkan nilai set. Disini kita akan mencari kombinasi input yang mengakibatkan worst case delay.
6. Buka hasil simulasi pada Simulation Report. Arahkan mouse pada bagian gambar pulsa, klik kanan dan pilih insert time bar hingga terdapat 2 time bar pada gambar pulsa.
7. Geserlah time bar hingga yang satunya berada pada posisi ketika input yang dianggap Xiberubah dan yang satunya pada posisi ketika input yang dianggap Yj ikut berubah. Geser-geser menggunakan panah di sebelah kanan tulisan master time bar untuk memposisikan time bar dengan tepat. Lihat angka yang terdapat diatas time bar dan catat delay dari masingmasing kombinasi nilai set tersebut!!.
a. Pembuatan project BCD.
1. Buatlah project Quartus baru bernama bcd pada direktori bcd
2. Import pin assignment seperti pada percobaan sebelumnya.
3. Buatlah dua file diagram skematik, yang satu bernama bcd_test.bdf dan satunya lagi bernama bcd_7seg.bdf (file yang terakhir ini tidak ditambahkandalam project).
b. Pembuatan skematik
1. Desainlah sebuah rangkaian decoder BCD-to-7-segment seperti yang dispesifikasikan diatas dengan menggunakan persamaan Boolean berbentuk Sum of Product (SOP)/ POS minimal yang sudah Anda kerjakan pada tugas pendahuluan.
2. Bcd_7seg.bdf : Anda akan mengimplementasikan rangkaian decoder BCDto-7-segment pada file Skematik ini. Kemudian Dalam beberapa kasus untuk penyederhanaan rangkaian gunakan gerbang NAND gate (BANDx pada Quartus) misalnya
untuk mengimplementasikan logika tanpa harus menggunakan 3 inverter. Gunakan gerbang logika dan pin input/output sesuai keperluan. Setelah selesai pilih FileCreate/UpdateCreate Symbol for Current File. Langkah ini akan membuat skematik kita bisa digunakan pada skematik lain sebagai blok fungsi.
3. Bcd_test.bdf : dalam skematik ini Anda akan memasukkan rangkaian BCDto-7-segment pada skematik lainnya sebagai blok fungsi dan menghubungkan input kepada switch dan output dengan 7-segment display. Masukkan blok bcd_7seg( terdapat di Symbol ToolboxProject) kemudian sambungkan kaki-kaki pada blok bcd_7seg dengan pin input dan output yang masing-masing dinamakan seperti pada tabel dibawah ini.
Tabel 1. Penamaan Pin Input/Output
Nama Pin Pada kaki bcd_7seg
Nama Pin Input/Output
D3 SW1[3]
D2 SW1[2]
D1 SW1[1]
D0 SW1[0]
A HEX1[0]
B HEX1[1]
C HEX1[2]
D HEX1[3]
E HEX1[4]
F HEX1[5]
G HEX1[6]
c. Pembuatan Netlist dan Simulasi Fungsional
1. Set skematik bcd_test sebagai Top Level entity pada hierarki program. Hal ini bisa dilakukan dengan memilih ProjectSet as Top-Level Entity.
2. Simulasikan rangkaian untuk setiap kombinasi masukan yang mungkin dengan menggunakan jenis masukan Overwrite Clock seperti yang dilakukan pada percobaan sebelumnya.
3. Simpan hasil simulasi Anda untuk dilampirkan pada laporan dan jelaskan apakah decoder Anda sudah berfungsi dengan benar?
d. Simulasi Timing
1. Lakukan simulasi timing pada rangkaian menggunakan bentuk sinyal masukan yang sama seperti pada simulasi fungsional. Pastikansimulasi sudah diset sebagai Timing bukan Fungsional.
2. Compile dahulu project Anda apabila belum dilakukan.
3. Jalankan simulasi dan lihatlah apakah keluaran identik dengan simulasi secara fungsional (kecuali beberapa delay dan glitch).
4. Jangan tutup jendela simulasi Timing karena akan digunakan untuk analisa selanjutnya
e. Simulasi Worst Case Delay
1. Periksa bagian Timing Analyzer Summary dan tpd dari ProcessingCompilation Report, kemudian cari pasangan kaki keluaran masukan yang memiliki delay maksimal/paling besar. Selanjutnya kaki masukan dari delay maksimum ini kita beri nama sebagai MasukanDelay dengan simbol Xi(misalkan Xi=SW1[3]) dan keluarannya akan kita beri nama KeluaranDelay dengan symbol Yj (misalkan Yj = HEX1[0]).
2. Dengan melihat tabel kebenaran dari keluaran Yj carilah semua nilai set dari Xi dimana ketika Xi berubah dari ‘0’’1’ atau ‘1’’0’ Yj akan berubah pula nilainya. Misalkan Xi=SW1[3] dan berdasarkan tabel kebenaran saat masukan SW1[3]=1, SW1[2]=1, SW1[1]=0, SW1[0]=0, Yj bernilai 0, kemudian saat masukan SW1[3]=0, SW1[2]=1, SW1[1]=0, SW1[0]=0, Yj bernilai 1 maka SW1[2], SW1[1], SW1[0] = (1,0,0) adalah nilai set. Ulangi untuk kombinasi lain hingga Anda mendapatkan seluruh nilai set yang ada.
3. Jawab beberapa pertanyaan berikut pada laporan Anda:
Berapa delay maksimum dari decoder?
Apakah nama input dari MasukanDelay yang diberi kode Xi?
Apakah nama output dari KeluaranDelay yang diberi kode Yj?
4. Apa saja nilai masukan yang Anda dapatkan sebagai nilai set pada point nomer 2?
5. Laksanakan kembali timing simulation, kali ini Anda hanya memakai kombinasi nilai input yang mengakibatkan nilai set. Disini kita akan mencari kombinasi input yang mengakibatkan worst case delay.
6. Buka hasil simulasi pada Simulation Report. Arahkan mouse pada bagian gambar pulsa, klik kanan dan pilih insert time bar hingga terdapat 2 time bar pada gambar pulsa.
7. Geserlah time bar hingga yang satunya berada pada posisi ketika input yang dianggap Xiberubah dan yang satunya pada posisi ketika input yang dianggap Yj ikut berubah. Geser-geser menggunakan panah di sebelah kanan tulisan master time bar untuk memposisikan time bar dengan tepat. Lihat angka yang terdapat diatas time bar dan catat delay dari masingmasing kombinasi nilai set tersebut!!.
Gambar 5. Contoh menghitung delay jika Xi = SW1[2] dan Yj = HEX1[0]
8. Jawab pertanyaan berikut pada laporan Anda:
Berapa delay maksimum yang terukur pada simulasi kali ini, apakah sama dengan yang didapatkan pada langkah 1?
Untuk kombinasi masukan bagaimana delay maksimum tersebut didapatkan?
f. Memprogram kedalam FPGA
1. Coba Anda download program BCDto-7-segmen Anda kedalam board FPGA yang tersedia, lihat kembali modul 2 untuk cara pemrograman.
2. Mainkan 4 switch yang kita pakai pada percobaan ini dan lihat apakah program kita sudah berjalan dengan benar.
3. Catat Hasil percobaan pada BCL Anda.
3.2.3. PERCOBAAN 3C: MERANCANG BCD 7SEG DENGAN LEVEL ABSTRAKSI BEHAVIORAL
1. Buatlah folder baru untuk melakukan percobaan pada praktikum ini. Folder ini nantinya digunakan sebagai direktori kerja, untuk menyimpan file-file yang berhubungan dengan praktikum ini.
2. Buatlah file DUT (Device Under Test) dengan cara mengetikkan script di bawah ini menggunakan text editor, kemudian simpan file tersebut di folder yang telah dibuat pada langkah sebelumnya.
8. Jawab pertanyaan berikut pada laporan Anda:
Berapa delay maksimum yang terukur pada simulasi kali ini, apakah sama dengan yang didapatkan pada langkah 1?
Untuk kombinasi masukan bagaimana delay maksimum tersebut didapatkan?
f. Memprogram kedalam FPGA
1. Coba Anda download program BCDto-7-segmen Anda kedalam board FPGA yang tersedia, lihat kembali modul 2 untuk cara pemrograman.
2. Mainkan 4 switch yang kita pakai pada percobaan ini dan lihat apakah program kita sudah berjalan dengan benar.
3. Catat Hasil percobaan pada BCL Anda.
3.2.3. PERCOBAAN 3C: MERANCANG BCD 7SEG DENGAN LEVEL ABSTRAKSI BEHAVIORAL
1. Buatlah folder baru untuk melakukan percobaan pada praktikum ini. Folder ini nantinya digunakan sebagai direktori kerja, untuk menyimpan file-file yang berhubungan dengan praktikum ini.
2. Buatlah file DUT (Device Under Test) dengan cara mengetikkan script di bawah ini menggunakan text editor, kemudian simpan file tersebut di folder yang telah dibuat pada langkah sebelumnya.
